小脚丫实现38译码器——模块建模和门级建模初探

day_day

verilog HDL建模分三种方式：
1、模块建模
2、门级建模
3、开关建模
这里用38译码器感受下1、2的区别：
在官网，我找到了38译码器的模块级建模代码：

1. module decode38 (sw,led);
   
2. 
   
3.         input [2:0] sw;                                                        //开关输入信号，利用了其中3个开关作为3-8译码器的输入
   
4.         output [7:0] led;                                                //输出信号控制特定LED
   
5. 
   
6.         reg [7:0] led;                                //定义led为reg型变量，在always过程块中只能对reg型变量赋值
   
7. 
   
8.         //always过程块，括号中sw为敏感变量，当sw变化一次执行一次always中所有语句，否则保持不变
   
9.         always @ (sw)
   
10.         begin
    
11.                 case(sw)                                  //case语句，一定要跟default语句
    
12.                         3'b000:        led=8'b0111_1111;            //条件跳转，其中“_”下划线只是为了阅读方便，无实际意义  
    
13.                         3'b001:        led=8'b1011_1111;              //位宽'进制+数值是Verilog里常数的表达方法，进制可以是b、o、d、h（二、八、十、十六进制）
    
14.                         3'b010:        led=8'b1101_1111;
    
15.                         3'b011:        led=8'b1110_1111;
    
16.                         3'b100:        led=8'b1111_0111;
    
17.                         3'b101:        led=8'b1111_1011;
    
18.                         3'b110: led=8'b1111_1101;
    
19.                         3'b111:        led=8'b1111_1110;
    
20.                         default: ;
    
21.                 endcase
    
22.         end
    
23. 
    
24. endmodule

复制代码

看起来跟c这种语言的描述方式很像，但学过数点的总是很喜欢直接用门电路，一来好玩，而来更有逼格，于是乎自己小写一段代码，实现效果相同：

1. module decode38 (sw,led);
   
2. 
   
3.         input [2:0] sw;                                                        //开关输入信号，利用了其中3个开关作为3-8译码器的输入
   
4.         output [7:0] led;                                                //输出信号控制特定LED
   
5. 
   
6.         wire [2:0] swt;
   
7.        
   
8.         not(swt[0],sw[0]);
   
9.         not(swt[1],sw[1]);
   
10.         not(swt[2],sw[2]);
    
11.        
    
12.         nand(led[0],sw[2],sw[1],sw[0]);
    
13.         nand(led[1],sw[2],sw[1],swt[0]);
    
14.         nand(led[2],sw[2],swt[1],sw[0]);
    
15.         nand(led[3],sw[2],swt[1],swt[0]);
    
16.         nand(led[4],swt[2],sw[1],sw[0]);
    
17.         nand(led[5],swt[2],sw[1],swt[0]);
    
18.         nand(led[6],swt[2],swt[1],sw[0]);
    
19.         nand(led[7],swt[2],swt[1],swt[0]);
    
20.        
    
21. endmodule
    
22.        

复制代码

引脚上图：

feixiang20

具体原理呢

day_day

feixiang20 发表于 2017-12-21 11:14
具体原理呢

38译码器啊，不就是几个与门非门输出么

风之山谷

由于FPGA是查表式的，软件最终综合出来的代码也就是模块建模式的