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[教程] Xilinx与modelsim的仿真联调

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童生

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    [LV.1]初来乍到

    发表于 2018-10-31 10:19:55 |显示全部楼层
    关于Xilinx与modelsim的仿真联调,尤其是仿真环境的搭建,网上的信息都比较零散,我当初在联调的时候遇到比较多的问题,也是折腾了两天才弄好,下面的步骤我总结得非常详细,可以帮助大家少走弯路。

    首先要做的是Xilinx仿真库的编译:

    1、 Xilinx 仿真库编译

    开始-》所有程序-》xilinx design tools-》simulation library compilation wizard。路径可能不同,只要找到simulation library compilation wizard并打开即可。
    1.png

    打开后选择相关的配置项: select simulator选择modelsim SE;我的电脑是32位,所以选择32位;simulator executable location中填入modelsim所在的路径,即安装目录下可执行文件modelsim.exe所在的路径,其它不用做修改,点击next。
    2.png


    选择语言,选择 Both VHDL and Verilog,点击next。
    3.png


    不做修改,选择全部器件,点击next。
    4.png


    直接点击next。
    5.png


    根据安装实际情况,指定输出仿真库文件目录到EDK文件夹下,G:\Xilinx\14.7\ISE_DS\EDK,然后点击launch compile process自动生成仿真库
    6.png

    7.png

    8.png
    .
    点击“Finish”,完成Xilinx 仿真库的编译,直接去输出仿真库的路径下可以找到modelsim.ini文件。

    使用记事本或其他文本编辑器打开modelsim.ini文件,先找到这个library。
    接着往后看,找到这段代码,这是modelsim仿真库的配置路径,复制这段代码

    9.png


    去到modelsim安装路径下,找到modelsim.ini文件。
    10.png


    使用记事本或其他文本编辑器打开modelsim.ini文件,找到其中的library项。
    12.png


    在后面粘贴前面复制的内容。
    13.png


    打开ISE软件,进行modelsim连接配置
    打开edit-》preference -》integrated tools,model tech simulator 选择modelsim.exe所在路径。

    14.png


    点击“design properties”
    15.png


    simulator选择modelsim-SE Verilog
    16.png

    点击“OK”,至此,Xilinx 仿真库编译完毕。


    本文作者 谭渣渣,转载自cnblogs


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    13 小时前
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    [LV.9]以坛为家II

    发表于 2018-10-31 20:00:32 |显示全部楼层
    有Vivado的教程吗
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