【学习笔记Ⅳ】数码管的正确打开方式

叫我小杜可好 · 发表于 2016-8-20 19:10:55

本帖最后由叫我小杜可好于 2016-8-20 19:16 编辑

背景

在电子系统中，通常都需要有输出设备来输出或显示一定的信息，以指示当前系统运行的状态。在以单片机和ARM为主的电子系统中，液晶屏是理想的输出设备。而FPGA则因为其独特的硬件结构，如果用RTL级电路来驱动彩色液晶屏来显示一定的数据，势必是非常不划算的选择，而且驱动也极为复杂。数码管作为一种能够直观显示一定数据信息的输出设备，具有驱动简单，显示直观的特点，尤其适合作为FPGA系统的输出设备。

目的

通过数码管完成一个0~999999S的秒表设计

原理

数码管所谓的动态扫描，就是利用人眼的视觉暂留特性，在人眼能分辨的变化速度以外，快速分时的点亮各个数码管对应的段。因为分别点亮所有数码管一次所用时间小于人眼的视觉暂留，因此，在人们眼里看来，这些数码管都是同时持续点亮的，并不会有闪烁的感觉。

实物图

原理图

代码

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: UJS
// Engineer: Doby
//
// Create Date: 14:07:42 08/19/2016
// Design Name: SMG
// Module Name: SMG
// Project Name: SMG
// Target Devices: EP4CE10F17C8
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module SMG(
input wire clk,
input wire rst,
output reg[6:0] seg,
output reg[3:0] ant
);
//---------------0-9999之间任意进制计数器设计---------
//---在下面个十百千位输入0-9的数字即可------------------
parameter GE=4'd8;//个位
parameter SHI=4'd9;//十位
parameter BAI=4'd9;//百位
parameter QIAN=4'd8;//千位
parameter COLCK_FRQ=32'd49_999_9;
//---------------数码管第四位变化-----
reg[6:0] seg1;
reg[31:0] cnt_seg1;
reg[3:0] seg1_reg;
always@(posedge clk)
if(!rst)
cnt_seg1<=32'd0;
else if(cnt_seg1==COLCK_FRQ)
cnt_seg1<=15'd0;
else
cnt_seg1<=cnt_seg1+1'b1;
always@(posedge clk)
if(!rst)
seg1_reg<=4'b0;
else if(seg1_reg==GE&&cnt_seg1==COLCK_FRQ)
seg1_reg<=4'b0;
else if(cnt_seg1==COLCK_FRQ)
seg1_reg<=seg1_reg+1'b1;
always@(posedge clk)
if(!rst)
seg1<=7'b1111111;
else
case(seg1_reg)
4'd0:seg1<=7'b100_0000;
4'd1:seg1<=7'b111_1001;
4'd2:seg1<=7'b010_0100;
4'd3:seg1<=7'b011_0000;
4'd4:seg1<=7'b001_1001;
4'd5:seg1<=7'b001_0010;
4'd6:seg1<=7'b000_0010;
4'd7:seg1<=7'b111_1000;
4'd8:seg1<=7'b000_0000;
4'd9:seg1<=7'b001_0000;
endcase
//---------------数码管第三位变化-----
reg[6:0] seg2;
reg[3:0] seg2_reg;
always@(posedge clk)
if(!rst)
seg2_reg<=4'b0;
else if(seg1_reg==GE&&seg2_reg==SHI&&cnt_seg1==COLCK_FRQ)
seg2_reg<=4'b0;
else if(seg1_reg==GE&&cnt_seg1==COLCK_FRQ)
seg2_reg<=seg2_reg+1'b1;
always@(posedge clk)
if(!rst)
seg2<=7'b1111111;
else
case(seg2_reg)
4'd0:seg2<=7'b100_0000;
4'd1:seg2<=7'b111_1001;
4'd2:seg2<=7'b010_0100;
4'd3:seg2<=7'b011_0000;
4'd4:seg2<=7'b001_1001;
4'd5:seg2<=7'b001_0010;
4'd6:seg2<=7'b000_0010;
4'd7:seg2<=7'b111_1000;
4'd8:seg2<=7'b000_0000;
4'd9:seg2<=7'b001_0000;
endcase
//---------------数码管第二位变化-----
reg[6:0] seg3;
reg[3:0] seg3_reg;
always@(posedge clk)
if(!rst)
seg3_reg<=4'b0;
else if(seg1_reg==GE&&seg2_reg==SHI&&seg3_reg==BAI&&cnt_seg1==COLCK_FRQ)
seg3_reg<=4'b0;
else if(seg1_reg==GE&&seg2_reg==SHI&&cnt_seg1==COLCK_FRQ)
seg3_reg<=seg3_reg+1'b1;
always@(posedge clk)
if(!rst)
seg3<=7'b1111111;
else
case(seg3_reg)
4'd0:seg3<=7'b100_0000;
4'd1:seg3<=7'b111_1001;
4'd2:seg3<=7'b010_0100;
4'd3:seg3<=7'b011_0000;
4'd4:seg3<=7'b001_1001;
4'd5:seg3<=7'b001_0010;
4'd6:seg3<=7'b000_0010;
4'd7:seg3<=7'b111_1000;
4'd8:seg3<=7'b000_0000;
4'd9:seg3<=7'b001_0000;
endcase
//---------------数码管第1位变化-----
reg[6:0] seg4;
reg[3:0] seg4_reg;
always@(posedge clk)
if(!rst)
seg4_reg<=4'b0;
else if(seg1_reg==GE&&seg2_reg==SHI&&seg3_reg==BAI&&seg4_reg==QIAN&&cnt_seg1==COLCK_FRQ)
seg4_reg<=4'b0;
else if(seg1_reg==GE&&seg2_reg==SHI&&seg3_reg==BAI&&cnt_seg1==COLCK_FRQ)
seg4_reg<=seg4_reg+1'b1;
always@(posedge clk)
if(!rst)
seg4<=7'b1111111;
else
case(seg4_reg)
4'd0:seg4<=7'b100_0000;
4'd1:seg4<=7'b111_1001;
4'd2:seg4<=7'b010_0100;
4'd3:seg4<=7'b011_0000;
4'd4:seg4<=7'b001_1001;
4'd5:seg4<=7'b001_0010;
4'd6:seg4<=7'b000_0010;
4'd7:seg4<=7'b111_1000;
4'd8:seg4<=7'b000_0000;
4'd9:seg4<=7'b001_0000;
endcase
//---------------数码管位选----------
reg[14:0] cnt_an;
always@(posedge clk)
if(!rst)
cnt_an<=15'd0;
else if(cnt_an==15'd20000)
cnt_an<=15'd0;
else
cnt_an<=cnt_an+1'b1;
always@(posedge clk)
if(!rst)
ant<=4'b1110;
else if(cnt_an==15'd20000)
ant<={ant[2:0],ant[3]};
always@(posedge clk)
if(!rst)
seg<=7'b1111111;
else
case(ant)
4'b0111: seg<=seg4;
4'b1011: seg<=seg3;
4'b1101: seg<=seg2;
4'b1110: seg<=seg1;
endcase
endmodule

复制代码

只做了四个数码管，复制粘贴快累死宝宝了(⊙﹏⊙)

效果

秒表

jwdxu2009 · 发表于 2016-8-20 23:09:24

下载下来，学习和参考