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[求助] 频率计设计-设计元件包装遇到问题

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    [LV.9]以坛为家II

    发表于 2016-9-17 10:33:26 |显示全部楼层
    接上一篇帖子
    锆石 A4 FPGA开发板-【 锆石 A4】ALU设计的几个问题求助-爱板网论坛 - 电子工程师学习交流园地 http://www.eeboard.com/bbs/thread-49111-1-1.html
    参考教材,该频率计由测频时序控制、有时钟使能的计数器及锁存、译码显示电路三部分组成,大体如图
    221954559023066.jpg

    下面是核心电路——2位十进制计数器设计
    新建工程,选择目录,器件,“finish”完成,使用原理图设计文件,原理图设计如下
    4.JPG

    编译通过后保存
    6.JPG

    新建波形文件,激励信号设置如下,功能仿真
    5.JPG

    可见,当enb高电平时开始计数,低电平停止计数;低4位计数器计数到9时向高4位计数器进位。
    就在将该设计包装成一个元件时,选择“Current symbol files for Current fiel”无法选择,导致下一步顶层电路设计无法开展,还请指点,在群里问了一下,说用编程语言输入设计,看了一下确实可以选择该选项,但是为什么原理图不行?老师讲的教材也是可以的
    7.jpg

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    [LV.3]偶尔看看II

    发表于 2017-1-17 19:03:32 |显示全部楼层
    选中文件在创建symbol文件,还有一点建议就是希望以后尽量使用例化的方式来调用模块,这种连线的方式虽然直观,但是对于大工程并不实用
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    [LV.9]以坛为家II

    发表于 2017-2-6 17:52:20 |显示全部楼层
    叫我小杜可好 发表于 2017-1-17 19:03
    选中文件在创建symbol文件,还有一点建议就是希望以后尽量使用例化的方式来调用模块,这种连线的方式虽然直 ...

    谢谢,软件重新安装后可以了
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