查看: 107|回复: 0

[经验分享] 【PCB设计】PCB布线设计中的DDR2的重要性

[复制链接]

55

主题

2

好友

728

积分

举人

Rank: 4

  • TA的每日心情
    开心
    2017-1-24 17:18
  • 签到天数: 28 天

    连续签到: 1 天

    [LV.4]偶尔看看III

    爱板会员勋章

    发表于 2016-12-26 16:59:26 |显示全部楼层

    PCB布线设计的好坏直接影响到硬件电路能否正常工作或运行多快的速度。而在高速数字PCB设计中,DDR2是非常常见的高速缓存器件,且其工作频率很高本文将针对DDR2的PCB布线进行讨论。
    DDR2的型号为MT47H64M16,具体型号功能介绍如图,
    jingpin1.jpg

    设计要点:
    1、电路板的阻抗控制在 50~60ohm,差分线为100~120ohm。
    2、DQ,DQS 和时钟信号线选择VSS 作为参考平面,因为VSS 比较稳定,不易受到干扰;
    地址/命令/控制信号线选择VDD 作为参考平面,因为这些信号线本身就含有噪声。
    3、短接技术:
    串行端接:主要应用在负载DDR 器件不大于4 个的情况下。对于单向的信号来说,例如地址线,控制线,串行端接电阻放置在走线中间或者是信号的发送端,推荐放置在信号的发送端。
    并行端接:主要应用在负载SDRAM 器件大于4 个,走线长度>2inch,或者通过仿真验证需要并行端接的情况下。并行端接电阻Rt 取值大约为2Rs,Rt 的取值范围为36Ω–56Ω,推荐47Ω(MICRON观点)
    差分端接:适用CK、CK#差分信号。
    jingpin2.jpg

    布线顺序:
    VTT电源平面---时钟线---数据线---地址线---命令控制线---VDD和VDDQ电源。
    线宽线距:
    (1) 时钟(差分对)除了等长(< 50mil),要需要25mil的安全距离。两个时钟CK之间相差100mil之内。
    (2) 地址线不用等长,比时钟要长一些。
    (3) 控制线比时钟要长一些。
    (4) 每一个Data Group(8bits data + DQS + DM)在同一层走线。DDR2的数据线与DQS是源同步关系,等长处理。同组的数据线以DQS基准等长(<50mil)。组与组之间的长度差不超过1000mil。DQS与CK之间的约束较弱,一般不考虑,长度差别不要超过1000mil就差不多。
    (5) 地址/命令/控制信号与时钟是源同步的,走线长度匹配并不严格要求。
    当负载较大的时候,DDR2拓扑结构中必须加入并联终结电阻及VTT电源。
    jingpin3.jpg



    回复

    使用道具 举报

    您需要登录后才可以回帖 登录 | 立即注册

    关闭

    站长推荐上一条 /5 下一条

    手机版|爱板网 |网站地图  

    GMT+8, 2017-5-28 09:09 , Processed in 0.133916 second(s), 11 queries , Memcache On.

    苏公网安备 32059002001056号

    Powered by Discuz!

    回顶部