第一步:标记需要debug的信号
例如:
VHDL:attribute mark_debug of sineSel : signal is "true";
attribute mark_debug of sine : signal is "true";
Verilog: 在需要debug的信号前加上 (* MARKDEBUG = "TRUE" *)
第二步:设置debug
首先打开synthesis design,可以看到之前标记的debug信号,然后点击tools,选择set up debug
点击find nets to add,可以找到之前标记的信号,把信号添加完毕,检查Clock Domain是否正确,点击下一步。