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[原创] 基于DECA 开发板 max10 ADC配置

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    [LV.4]偶尔看看III

    发表于 2017-8-14 14:05:45 |显示全部楼层
    概述:在参考datasheet 以及 官方例程的请款下,结合本芯片以及板级电路的具体情况,选取ADC1 block模块的dedicated引脚作为AD信号的输入脚,测试AD信号并在signalTab中观察AD信号。
    1、新建adc_test工程文件,选择器件。实体如下所示。
    BR@_AI{@IQSF48EJ[`$$T0E.png

    2、ADC模块的建立(这里是重点)
    2.1 新建系统时钟IP(clk_50)模块,输入时钟信号和复位信号,并产生相应时钟信号和复位信号供后面的信号
    YS1PH2N85[5C@]C0{$W2B.png

    2.2 新建AValon ALTPLL 时钟模块
    输入时钟和复位信号信号由2.1,分别产生10MHz和50MHz的时钟信号供给后续使用
    P9P175)U5L)5CX~LC`Z~@~8.png

    2.3 建立adc_sys_modular_adc_0 模块。配置如下所示
    JT0]{D$Z1HPRO1IP8MMV7%G.png
                   
    2.4 建立clock bridge 模块,产生整个时钟输出,配置如下               
    T3OURG{BY%0MV$%WA7KP[AE.png
           
    2.5 生成ADC模块,点击generate。
    P%`BOUEJL{G@1FHJTNB1~A9.png
                   
    2.6 HDL文件如下所示
                                                                    $]_8J_%DTQRF~]9%8Y[@ZMG.png

    3、顶层文件

    %JE_@ZG2P_8CKQ_R8@MNXMR.png

    4、SignalTab仿真调试

    4.1 配置界面
    Q7J]F3[{13TZ8GW][T8FE]P.png

    4.2 运行测试界面
    5_OXXH`~T{UFGK[QZ6GSM)5.png

    5、完结
                                                                                                                           
    [img]file:///C:\Users\wang_bingo\AppData\Roaming\Tencent\Users\1648677954\QQ\WinTemp\RichOle\BR@_AI{@IQSF48EJ[`$$T0E.png[/img]
    [img]file:///C:\Users\wang_bingo\AppData\Roaming\Tencent\Users\1648677954\QQ\WinTemp\RichOle\BR@_AI{@IQSF48EJ[`$$T0E.png[/img]



    T~W{_@TG`%~4(BX]PX06WNQ.png
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