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[资料] FPGA设计思想--时钟设计技巧

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翰林

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    [LV.9]以坛为家II

    发表于 2017-12-21 15:03:52 |显示全部楼层
    尽量避免使用FPGA内部逻辑产生的时钟,因为它很容易导致功能或时序出现问题。内部组合逻辑产生的时钟容易出现毛刺,影响设计的功能实现;组合逻辑固有的延时也容易导致时序问题。

    如果采用内部组合逻辑产生的输出作为时钟信号或者异步复位信号,可能会不可避免的出现毛刺。如果此时信号正处于变换过程,那么它将违反建立时间和保持时间的要求,从而影响后续电路的输出状态,甚至导致整个系统运行失败。

    如果要减少毛刺,最好用时钟打一下。。达到同步处理的效果。

    对于设计中需要用到的分频时钟,应该尽量使用使能时钟,让分频信号作为使能信号来使用。




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