赛题介绍

第一阶段安排 2017.8.1-8.31
500套免费小脚丫板卡套件

规则:每周答完赛题都有机会获得随机掉落的礼品,礼品总体数量 2000 份;

基础知识竞赛结束后,根据综合成绩选出500名参与者免费赠予小脚丫板卡套件1套。

本获奖名单为实时更新!
  • •打鸟day:
     10元京东券
  • •何昌昕:
     10元京东券
  • •123456-413369:
     20元京东券
  • •如去如来:
     10元京东券
  • •新人求教:
     10元京东券
  • •wyjstar:
     20元京东券
  • •@_@:
     20元京东券
  • •IC爬虫:
     10元京东券
  • •hjandjx:
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  • •jameshuhao:
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  • •小琪子1:
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  • •孑卜棼:
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  • •missw:
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  • •Redbull!:
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  • •boyie:
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  • •hacker:
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  • •wowocpp:
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  • •CGS:
     20元京东券
  • •香酥肉饼:
     10元京东券
  • •小尚尚:
     10元京东券
  • •sumengqi:
     30元京东券
  • •sanzaiwan:
     20元京东券
  • •xiaotiantian:
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  • •aaaaa:
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  • •不小心爱上赛灵思:
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  • •linyi1994:
     智能健康电子秤
  • •电子开发设计123:
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  • •GGG7:
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  • •Lab-2021260:
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  • •倾心一笑:
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  • •啦哈拉卅:
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  • •xuanxuan170:
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  • •行色匆匆:
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  • •onlinehsx-143802:
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  • •xiangliangzi:
     10元京东券
  • •开拓者ing:
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  • •qyeal:
     10元京东券
  • •huxiaokai2005:
     10元京东券
  • •naifeng003:
     10元京东券
  • •naifeng002:
     10元京东券
  • •naifeng001:
     10元京东券
  • •封底小怪:
     10元京东券
  • •缪靠斯兔:
     10元京东券
  • •welldata:
     迷你坚果音响音箱
  • •Turbotu92:
     10元京东券
  • •武器哈12:
     10元京东券
  • •chihyun:
     10元京东券
  • •sdsdwdw:
     10元京东券
  • •冬天的云:
     10元京东券
  • •@_@:
     10元京东券
  • •hjandjx:
     10元京东券
  • •k_er:
     10元京东券
  • •鹏搏奋斗:
     10元京东券
  • •nwqnwq:
     20元京东券
  • •cxmin303:
     智能健康电子秤
  • •missw:
     10元京东券
  • •zhangb7309:
     10元京东券
  • •welldata:
     10元京东券
  • •学习嵌入式:
     10元京东券
时间未到
敬请期待
  • 第1周
    选择题
  • 第2周
    选择题
    限时题
  • 第3周
    选择题
    限时题
  • 第4周
    选择题
    限时题
  • 1
    目前常用的可编程逻辑语言是verilog和VHDL,它们都能在不同的抽象层次上描述硬件,下面哪一个是VHDL语言无法进行描述的级别?:
  • 2
    FPGA的常用设计流程和单片机的开发不同,一般包括(不考虑仿真):
    ① 分配管脚 ②原理图/HDL文本输入 ③下载程序 ④综合 ⑤适配
    下面正确的流程是?:
  • 3
    Verilog连线类型的驱动强度说明被省略时,则默认的输出驱动强度为?:
  • 4
    已知 “a =2'b10 ; b=2'b11;” 那么 {a,b} =:
  • 5
    在verilog语言中整型数据与多少位寄存器数据在实际意义上是相同的?:
  • 6
    寄存器数组型变量 reg [7:0] mem[255:0], 以下正确的赋值是:
  • 7
    下面代码进行仿真
    always
      begin
        #5 clk=0;
        #10 clk=~clk;
      end
    产生的波形:
  • 8
    下列标示符哪些是合法的:
  • 9
    下列语句中,不属于并行语句的是:
  • 10
    在verilog语言中,a=4b'1011,那么 &a=:
  • 11
    请根据以下两条语句的执行,下面结果正确的是
    wire [7:0] A;
    assign A= 2'hFF;:
  • 12
    时间尺度定义为timescale 1ns/100ps,,以下正确的是:
  • 13
    Verilog 里面定义了一系列保留的关键词,下面哪一个不属于这些关键词:
  • 14
    Verilog语言中module的输入端口只能是net类型,输出端口可以是net/register类型,输出端口只能驱动什么类型:
  • 15
    下列关于同步有限状态机的描述错误的是:
  • 16
    下面是一个模块调用的例子,请问top模块中 D1模块中delay1、delay2的值是多少
    module delay (x,y)
    parameter delay1=1,delay2=1;
    …………………
    endmodule
    module top;
    …………………
    delay #(1,5) D1 (x1,y1);
    endmodule:
  • 17
    关于状态机的常见编码方式,下面哪一种不正确:
  • 18
    Verilog中信号没有定义数据类型的时候,缺省是很么数据类型:
  • 19
    综合是FPGA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,下面那种不正确:
  • 20
    下列EDA软件中,哪一个不具有逻辑综合功能:
* 题目1,2,3未完成

限时题

温馨提示:参赛者先报名后答题,否则视为无效,答题时间为24小时,加油少年们!

题目:?

题目公布时间:
答题截止时间:

评选要求:?

奖励设置:

  • 1
    系统优化中的提高速度的优化方案是:
  • 2
    在 Verilog中,下列语句哪个不是分支:
  • 3
    在verilog 语言表达的数字中找出最大的一个:
  • 4
    大规模可编程器件主要 FPGA,CPLD 两类,下列FPGA描述正确的是:
  • 5
    如何用代码消除毛刺gilitch:
  • 6
    在Verilog 运算中设 A=8'b11010001, B=8'b00011001 则表达式的A&B的结果是:
  • 7
    下面代码中信号 in, q1, q2, q3 的初始分别为0,1,2,3, 那么经过一个时钟周期q3的值变成
      always @(posedge clk) begin
        q1 =in;
        q2=q1;
        q3=q2;
      end:
  • 8
    Verilog HDL的always 中的语句是:
  • 9
    Inout 端口可以定义成下列哪种数据类型:
  • 10
    下列描述中采用时钟正沿触发且reset异步下降沿复位代码:
  • 11
    FPGA下列行为不能消除竞争冒险的是:
  • 12
    监控任务的是:
  • 13
    假设a =4'b1011 下列计算正确的是:
  • 14
    下面代码中信号 in, q1, q2, q3 的初始分别为0,1,2,3, 那么经过一个时钟周期q3的值变成
      always @(posedge clk) begin
        q1 <=in;
        q2 <=q1;
        q3 <=q2;
      end:
  • 15
    某一个组合电路中的输入为in1, in2 和in3,输出为out,则该电路的描述中的always 表达为:
  • 16
    什么是保持时间:
  • 17
    Diamond中信号在线调试功能是:
  • 18
    下列关于VerilogHDL语言中模块的例化说法错误的是:
  • 19
    下列关于VerilogHDL语言中逻辑数值“x”和“z”的说法错误的是:
  • 20
    下列VerilogHDL语言中寄存器类型数据定义与注释矛盾的是:
* 题目1,2,3未完成

限时题

温馨提示:参赛者先报名后答题,否则视为无效,答题时间为24小时,加油少年们!

题目:

数字式抢答器

说明:设计一个8路抢答器,可供8名选手参加比赛,编号是0、1、2、3、4、5、6、7,分别用一个抢答按键。主持人控制4个按键,分别做开始、复位、
加分、减分。输出是3组独立的2位7段数码管,一组显示抢答计时,一组显示选手编号,一组显示选手的分数,每组初始分10分。另外包括一个蜂鸣器,
用来报错或计时提醒。

设计要求

1. 抢答器具有数据锁存和显示的功能。抢答开始后,若有选手按动抢答按钮,编号立即锁存,并在数码管上显示出选手的编号、分数、所用时间,同时 扬声器给出音响提示。此外,要封锁输入电路,禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。

2. 抢答器具有定时抢答的功能,且一次抢答的时间可以由主持人设定 ( 比如30秒 )。当主持人启动“开始”键后,要求定时器立即进行倒计时,并用在数码管进 行显示,同时扬声器发出短暂的声响,声响持续时间0.5秒左右。

3. 参赛选手在设定的抢答时间内进行抢答,抢答有效,定时器停止工作,数码管显示选手的编号和抢答时刻的时间,以及分数,主持人可以根据答题情况加减分操作。保持到支持人复位进入下一次抢答。

4. 如果定时抢答的时间已到,却没有选手抢答时,本次抢答无效,系统进行短暂的报警,并封锁输入电路,禁止选手超时后抢答,数码管显示清零。

提交答案:

请参赛者在截止时间之前将参赛用户名&设计答案文件发送到邮箱fpga@eeboard.com

奖励设置:

题目公布时间:2017-08-11 10:00
答题截止时间:2017-08-12 10:00

评选要求:

1. 画出抢答器的功能框图,简单说明其设计原理和工作过程

2. 提供工程项目(建议在Diamond工具下)文件,或者编译无误的源码程序

3. 提供项目所用逻辑资源的报告文件

4. 评选是根据说明文件,源码完成度和资源利用率来做打分。

  • 1
    FPGA的基本结构中不包含:
  • 2
    下列对FPGA结构与工作原理描述正确的是:
  • 3
    目前FPGA设计输入,即设计方法有多种,以下哪个不是开发FPGA的方法?:
  • 4
    下列标识符中,哪项是不合法的标识符:
  • 5
    Verilog HDL关键字不包括:
  • 6
    Verilog HDL关键字不包括:
  • 7
    以下说法错误的是:
  • 8
    在Verilog语言中整形数据与多少位寄存器数据在实际意义上是相同的。:
  • 9
    下图所示的Verilog HDL程序如下
    module mux2(out,a,b,sl);
      input a,b,sl;
      output out;
      reg out;
        always@(sl or a or b)
          if(!sl) out=a;
            else out=b;
    endmodule
    以下说法正确的是:
  • 10
    如果线网型变量说明后未赋值,缺省值为:
  • 11
    用Verilog HDL的assign语句建模的方法一般称为什么方法。:
  • 12
    嵌套的if语句,其综合结果可实现:
  • 13
    不属于PLD基本结构部分的是:
  • 14
    操作符是Verilog HDL预定义的函数命名,操作符是由    字符组成的。:
  • 15
    Verilog HDL是在    年正式推出的:
  • 16
    基于硬件描述语言的数字系统设计目前最常用的设计方法称为    设计法。:
  • 17
    以下关于建立时间与保持时间说法错误的是:
  • 18
    以下代码实现的功能为
    always@(posedge clk or negedge rst)
    begin
      if(!rst)
        led <= 8'b11111110;
      else
        led <= {led[0],led[7:1]};:
  • 19
    在Lattice Diamond的开发环境中,若不进行管脚分配,直接输出JEDEC文件时会造成:
  • 20
    下列关于有限状态机,叙述错误的是:
* 题目1,2,3未完成

限时题

温馨提示:参赛者先报名后答题,否则视为无效,答题时间为72小时,加油少年们!

题目:

简易除法器

说明:设计一个简易的整数除法器,被除数是16位二进制,除数是8位二进制。

设计要求

1. 不可使用“/”做除法,也不可使用IP核

2. 采用某种算法实现除法运算

3. 可根据要求自行设计输入输出控制电路,例如输入的按键和显示功能。

提交答案:

请参赛者在截止时间之前将参赛用户名&设计答案文件发送到邮箱fpga@eeboard.com

奖励设置:

题目公布时间:2017-08-18 10:00
答题截止时间:2017-08-21 10:00

评选要求:

1. 运用算法完成基本的除法运算,提供源码程序

2. 提供项目所用算法的实现说明或者流程文件

3. 提供项目的仿真波形截图并简要说明

4. 提供项目所用逻辑资源的报告文件

5. 说明文件清楚,代码风格优秀者获奖几率更大

  • 1
    FPGA主要生产厂商不包括:
  • 2
    在FPGA项目设计的哪个处理阶段可以生成FPGA编程所需的二进制码流文件?:
  • 3
    以下叙述错误的是:
  • 4
    在Verilog HDL的端口声明语句中,用什么关键字声明端口为双口方向。:
  • 5
    在EDA工具中,能将硬件描述语言转化为硬件电路的重要工具软件是:
  • 6
    大规模可编程器件主要有FPGA、CPLD两类,其中FPGA通过什么实现逻辑功能。:
  • 7
    根据调用子模块的不同,我们可以定义不同的抽象级别,以下不属于抽象级别的是:
  • 8
    在Verilog语言中,进行电路设计的方法不包括:
  • 9
    寄存器数据类型一般通过使用关键字reg来声明,默认值为:
  • 10
    在Verilog中定义了宏名`definesuma+b+c下面宏名引用正确的是:
  • 11
    IP核在EDA技术和开发中具有十分重要的地位,IP是指:
  • 12
    可编程逻辑器件PLD属于哪种电路。:
  • 13
    在Verilog HDL的标识符使用字母的规则是:
  • 14
    一般把EDA技术的发展分为几个阶段。:
  • 15
    设计输入完成之后,应立即对文件进行:
  • 16
    在EDA工具中,能将硬件描述语言转化为硬件电路的重要工具软件为:
  • 17
    在以下代码中,仿真的输出结果正确的是
    module tb_1;
      reg[11:0] r1;
      initial
      begin
        r1=10;
        $display(“Printing with maximum size=%d=%h”,r1,r1);
      end
    endmodule:
  • 18
    根据Verilog HDL程序,以下说法正确的是
    module b2g(b,g);
      input [3:0] b;
      output [3:0] g;
      assign g[3]=b[3];
      assign g[2:0]=b[3:1]^b[2:0];
    endmodule:
  • 19
    在以下表达式中,正确的是:
  • 20
    以下说法错误的是:
* 题目1,2,3未完成

限时题

温馨提示:参赛者先报名后答题,否则视为无效,答题时间为72小时,加油少年们!

题目:

同步FIFO设计

说明:设计一个同步FIFO,深度为10,宽度为8。

设计要求

1. 不可使用IP核

2. 输出状态标志:满信号、空信号

3. 输出信号:FIFO内数据的数量

4. 通过仿真验证同步FIFO设计的功能,提供仿真截图

提交答案:

请参赛者在截止时间之前将参赛用户名&设计答案文件发送到邮箱fpga@eeboard.com

奖励设置:

题目公布时间:2017-08-25 10:00
答题截止时间:2017-08-28 10:00

评选要求:

1. 完成基本同步FIFO的设计,提供Project压缩包(设计源码、仿真源码)

2. 提供项目所用实现的说明或者流程文件

3. 提供项目的仿真波形截图并简要说明

4. 提供项目所用逻辑资源的报告文件

5. 说明文件清楚,代码风格优秀者获奖几率更大

第二阶段安排 >>开发平台 2017.8.1-11.1 2017.9.1-11.10 2017.11.10-11.17
奖品 奖品 奖品

参赛要求:参赛者在以小脚丫套件为核心的平台上完成DIY项目,例如外设驱动、传感器驱动、电子琴、处理器内核移植等等。

报名参赛的用户可以69元极低特惠价购买小脚丫板卡套件参加命题竞赛。小脚丫板卡套件包括小脚丫大赛专用核心板+适配板裸板+功能板裸板,其中适配板板和功能板裸板分别任选一种。参赛者需要自行购买裸板的器件,焊接调试。

加分选项:为鼓励选手深入了解FPGA的设计尤其是SoC的设计,大赛特别设置了加分选项。如果你的项目用到了软核或者移植其他处理器内核到小脚丫平台(例如8051、MIPS、Cortex-M等等),将会获得最多20分的加分。

提交作品:作品提交的时间为2017.9.1-2017.11.10,完成作品设计的参赛者点击导航栏提交作品按钮,按照要求完成作品提交。获奖名单

参赛者补助

大赛期间,首次在Mouser网站进行购买的用户,任意器件凡购满175元赛事组委会赠送100元京东现金卡+69元的小脚丫套件(核心板+裸板2块),限500名,先到先得

补助兑换流程:

名额兑完后兑换补助button则无法点击,请完成购买的用户尽快兑换。 注册Mouser网站账户 下单购买器件
额满175元方可下单包邮

参赛规则

1、参加本次万人FPGA大赛的网友请先点击导航栏我要报名完成报名。

2、在第一阶段基础知识竞赛结束后,大赛组委会根据综合成绩选出500名参与者赠送小脚丫板卡套件。

3、没有来得及参加基础知识竞赛和第一阶段没有胜出的网友也能够以69元极低优惠价格购买小脚丫板卡套件参加第二阶段比赛。

赛事咨询

联系人:刘洋
邮箱:liuyang@eefocus.com
电话:0512-80981663-8076

FPGA技术交流QQ群
小脚丫微信公众号
Mouser微信公众号
Lattice微信公众号

你本轮答题成绩为85分,恭喜获得以下礼品