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基于FPGA的高频率ADC的实现
2017年06月06日 作者: 暂无评论 325+ 0

数字系统的设计人员擅长在其印制电路板上用FPGA和CPLD将各种处理器、存储器和标准的功能元件粘合在一起来实现数字设计。除了这些数字功能之外,FPGA和CPLD还可以使用LVDS输入、简单的电阻电容(RC)电路和一些FPGA或CPLD的数字逻辑单元实现共模功能,从而构建模数转换器(ADC)。

FPGA

与数字逻辑相连接时,ADC是一种常用的模拟功能块,例如,FPGA或CPLD连接至模拟传感器的现实世界时,ADC是不可或缺的。本文将阐述采用莱迪思半导体公司的参考设计和演示板来实现低频率(DC至1K Hz)和高频率(高达50K Hz)ADC。针对每种设计的应用示例,即网络交换机中的系统.和语音通信系统中的频率检测将在文中验证。

模数转换器的实现

一个简单的模数转换器可以通过添加一个简单的RC电路至FPGA或CPLD 的LVDS输入来实现。正如图1的左下角所示,RC网络在LVDS输入的一端,模拟输入则在另一端。 LVDS输入将作为一个简单的模拟比较器,如果模拟输入电压高于RC网络的电压,将输出数字“1”。通过改变RC电路的输入电压(来自FPGA/CPLD的通用输出),LVDS比较器可用于分析模拟输入电压,以创建一个准确的数字表示。

模拟至数字控制模块可以用多种方式实现,取决于模拟输入的频率、所需的分辨率和可用的逻辑资源。用简单的逐次逼近寄存器可以处理低频信号,如图1左上角的选项1。实现较高频率的情况如图1右上角所示,可以用Δ-Σ调制器功能来实现,它由采样寄存器和级连梳状(CIC)滤波器组成。

一旦构建了数字信号,就可以对数字输出进行可选的过滤,以去除任何由于系统噪音或反馈抖动所引入的不必要的高频分量。在可选数字滤波模块后面,可选的存储器缓冲区可用于调试/测试目的。通过存储缓冲器对数字输出采样,然后通过JTAG端口扫描输出,到达运行信号分析软件的个人计算机。

FPGA-1

图1:模数转换器基本框图:低频和高频情况。

低频/最小逻辑ADC实现

在低频/最小逻辑实现情况中,采样控制模块控制逐次逼近寄存器,相关的输出信号随时加到RC电路。因此RC电路的电压上升或下降,以响应相关的输出状态,输出状态是变化的。LVDS输入比较模拟输入与RC电路电压的变化。因此,RC电路的电压是用来“发现”模拟输入电压。图2的例子中,静态模拟输入(由橙色虚线来表示)设置为不到整个输入电压范围的一半。垂直的黑色虚线表示SAR采样点之间的时钟数目,用绿色虚线来表示。

第一次测量需要8个时钟,下一次需要4个时钟,等等类似。最初,通过在相关输出上加逻辑“1”,RC电路被设置为模拟输入的整个电压摆幅的一半。一旦电压达到这个点的一半,LVDS输入的输出将指示模拟输入值是否高于或低于RC电路电压。

如果模拟电压较高,数字输出的最高有效位是逻辑“1”。如果模拟电压较低,则数字输出为逻辑“0”。SAR移到下一位,采样时间减半(为整个电压摆幅的四分之一)。这个过程不断重复,直到A/D转换器达到所需的精度。在图2中的例子中,观察RC电路电压是如何逐渐接近模拟输入值。在这个简单例子中,SAR(0101)的4位数字输出展示在图的底部。

FPGA-2

图2:基于SAR的 A/D转换器运作实例。

低频设计可以用来监测几个模拟电压的电平,这些电平表示各种电源电压和环境传感器的输出。CPLD实现可以监控PCB的电源电压(3.3V,2.5V和1.8V),以及温度和湿度传感器和开放式机箱的报警。为测量多个模拟输入,可针对每个模拟电压连同附加的RC电路采用一个LVDS输入。由于模拟电压是缓慢改变的,LVDS输出可多路复用,这样在每个输入之间就可以共享数字逻辑功能。

低频/最小逻辑ADC的测试结果

无需可选数字滤波电路的低频/最小逻辑电路已经用一块评估板在莱迪思的MachXO CPLD上实现,并使用电压范围为0V至3.3V的0.8Hz输入信号。如图1所示,采用可选的存储器缓冲区及莱迪思ispLEVER设计软件的Reveal Logic Analyzer功能。该功能将缓冲存储器添加至目标设计,并加入控制数字信号采集、数据缓冲和通过JTAG电缆输出数据到计算机所需的逻辑。在测试过程中,使用Linear公司的PScope软件在捕获的数据上运行FFT。该电路对0.8Hz模拟输入的响应显示在图3的上半部分。

FPGA-3

原文链接: http://www.eeboard.com/news/fpga-10/

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