TA的每日心情 | 开心 2020-2-14 12:16 |
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锆石 A4 FPGA开发板-锆石 A4】2输入与非门程序设计-爱板网论坛 - 电子工程师学习交流园地 https://www.cirmall.com/bbs/thread-48918-1-1.html
接下来开始第一个实例,新建工程,选择目录,器件,“finish”完成使用Verilog设计文件,file下新建.v设计文件,程序如下如下
这次采用不同描述方式完成逻辑电路设计
结构级方式描述2选1数选器- module MUX2_1(
- P0,
- P1,
- S,
- F
- );
- input P0,P1,S;
- output F;
- wire not_S,andcntrl1,andcntrl2;
- not U1 (not_S,S);
- and U2 (andcntrl1,P0,not_S),
- U3 (andcntrl2,P1,S);
- or U4 (F,andcntrl1,andcntrl2);
- endmodule
复制代码 数据流方式描述2选1数选器- module mytest(
- P0,
- P1,
- S,
- F
- );
- input P0,P1,S;
- output F;
- assign F=~S&P0|S&~P1;
- endmodule
复制代码 采用行为描述方法描述2选1数选器- module MUX2_1(
- P0,
- P1,
- S,
- F
- );
- input P0,P1,S;
- output F;
- reg F;
- always@ (P0 or P1 or S)
- begin
- if(S==1'b0) F=P0;
- else F=P1;
- end
- endmodule
复制代码 以数据流方式为例
保存,编译如下
新建波形文件,添加激励信号保存后,如下
功能仿真和时序仿真
原理图设计见
锆石 A4 FPGA开发板-【锆石 A4】2选1数据选择器设计-爱板网论坛 - 电子工程师学习交流园地 https://www.cirmall.com/bbs/thread-48877-1-1.html
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