【精品课程】夏宇闻教授verilog视频教程

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该课程是夏宇wenyanshan教授亲自录制的FPGA学培训精品课程，该课程可以说是初学者掌握verilog基本原理的法宝。

本节课程大纲如下：

章节 1 : 硬件描述语言概述
章节 2 : top-down设计思想合并
章节 3 : verilog还是vhdl
章节 4 : verilog HDL用处
章节 5 : 如何避免冒险竞争
章节 6 : verilog中行为级和RTL级
章节 7 : verilog模块的编写和验证
章节 8 : modelsim和quartus的使用
章节 9 : verilog模块的基本构成要素
章节 10 : verilog模块中的信号
章节 11 : verilog中reg和wire的不同点
章节 12 : Verilog中阻塞与非阻塞
章节 13 : verilog中两种不同的赋值语句
章节 14 : FPGA中数字系统的构成
章节 15 : 时序逻辑设计要点
章节 16 : verilog模块的种类和用途
章节 17 : 为什么verilog能支持大型设计
章节 18 : RAM的verilog模块

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该课程是夏宇wenyanshan教授亲自录制的FPGA学培训精品课程，该课程可以说是初学者掌握verilog基本原理的法宝。

本节课程大纲如下：

章节 1 : 如何用quartus调取RAM
章节 2 : 顶层测试verilog模块
章节 3 : 数字逻辑的构成
章节 4 : 组合逻辑-八位数据通路控制器
章节 5 : 八位三态数据通路控制器
章节 6 : 静态随机存储器（SRAM）
章节 7 : 开关逻辑
章节 8 : 全局时钟王和平衡树结构
章节 9 : 避免冒险竞争和流水线
章节 10 : 为什么要设计有限状态机
章节 11 : verilog设计举例
章节 12 : fpga设计中不同抽象级hdl的模型
章节 13 : 时序逻辑设计要点
章节 14 : fpga设计中顶层测试verilog模块
章节 15 : fpga设计中不同抽象级hdl的模型

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