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[原创] 锆石A4学习笔记之端口数据类型的正确选择

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    [LV.1]初来乍到

    发表于 2016-8-26 22:11:29 |显示全部楼层
    学习FPGA,首要基础就要会Verilog HDL语言,端口的数据类型选择可能会给一些初学者造成一定的困扰。

    输入口(input)可以由net/register类型驱动,但它本身只能声明为net类型。
    具体解释:一个模块的端口声明时,倘若输入端口为a,只能声明为net类型,即input a;(默认为wire类型)。切记不能声明为reg类型。
    输出口 (output)可以声明为net/register类型,但它本身只能驱动net类型。
    具体解释:一个模块的端口声明时,倘若输出端口为b, 他可以声明为wire类型,也可以是reg类型,即output b; reg b;或wire b;
    输入/输出口(inout)只可以是net类型
    具体解释:这个没得选择,什么都是wire类型。
    如果信号变量是在过程块 (initial块 或 always块)中被赋值的,必须把它声明为寄存器类型变量。

    选择数据类型时常犯的错误

    在过程块中对变量赋值时,忘了把它定义为寄存器类型(reg)或已把它定义为连接类型了(wire)

    把实例的输出连接出去时,把它定义为寄存器类型了

    把模块的输入信号定义为寄存器类型了。

    这是经常犯的三个错误!!!



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